HDL Works程是一个前端的VHDL / Verilog的设计工具，笔译和FPGA / PCB插针分配验证工具供应商。
HDL Works拥有超过15年开发经验的HDL工具。
所有的工具都在Windows和Linux操作系统。
当开发大型电子系统组成的多个印刷电路板（PCB），确保每个信号连接到连接器正确的PIN是一个繁重的任务。到现在为止还没有一种方法来验证这些连接自动和设计师们被迫手动检查每个连接器的引脚。
使用ConnTrace可以处理的网表（可在不同的格式），定义的连接和跟踪信号从板对板。
HDL Works公司，想参加ConnTrace和测试的测试阶段，驱动工具，或供应与测试设计我们正在寻找中。
请联系我们，如果你想加入该计划。
电话：+31（0）318-642022
传真：+31（0）318-636482
电子邮件：support@hdlworks.com
智能验证
ConnTrace使用规则（基于正则表达式）匹配每一个PCB上的信号名称。它允许工具来验证匹配的群体虽然单个信号仍然可以有所不同。这些规则可以自动生成由设计师微调。自动化的方法往往会匹配所有的连接器引脚的80％至90％。
ConnTrace灵活性允许它在任何设计流程中使用，不需要任何的设计方法。在组合与排序问题的看法规则发生器，使工程师能够验证在几个小时的大型系统。
一旦项目及其规则的定义变更时重新验证的连接器，它是一个简单的任务作了多氯联苯。所有过时的文件处理中的一个动作。
特点和优点
比较PCB信号/引脚名称，使用正则表达式
自动规则生成
用户指示接受验证差异
单击验证和一致性
报告增量的变化，在引脚和净列表
集中在十几差异，而不是千行
适用于任何设计流程
HTML报告
ConnTrace主要窗口
支持原理图捕获和PCB系统（文件格式）
EDIF（Altium的，VeriBest）
Cadence的包装网表（PSTXNET.DAT，pstchip.dat）
Cadence董事会文件的印刷电路板（BRD）
Cadence的TELESIS网表（电话）
Zuken的RINF网表（FRS）
Zuken的NDF的网表（NDF）
Mentor DxDesigner“的快速连接查看”（。QCV）
导师打包机跨文献。网表（。PXR）
导师局站网表（。NET，nets.txt）
PADS ASCII数据库（ASC）
下载地址：
HDL Works HDL Design Entry EASE 7.4 破解补丁：迅雷快传
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