当使用大型FPGA上确保FPGA的引脚连接到正确的信号PCB的是一个繁重的任务。 FPGA侧的引脚分配形式在FPGA上实现的逻辑顶层的HDL信号。 PCB上侧引脚连接到正确的网，将连接在PCB上其他元件。由于FPGA和PCB的实施往往是并行完成，所使用的信号名称并不总是相同。为了使事情更糟糕的，它往往是要执行针掉期，以防止PCB布线问题。这些引脚互换FPGA和PCB。由于这是几乎总是体力劳动，和当前的设备已超过1500针，一个错误是很容易的。 Verifing一个FPGA在6分钟内
验证的FPGA
在6分钟内
智能验证
IO检查使用规则（基于正则表达式）在FPGA和PCB设计环境相匹配的信号名称。它允许工具来验证匹配的群体虽然单个信号仍然可以有所不同。这些规则可以自动生成由设计师微调。自动化的方法往往会匹配所有器件引脚的80％至90％。
检查的IO的灵活性，允许它在任何设计流程中使用，不需要任何的设计方法。在与排序的问题的看法相结合的规则发生器，使工程师能够验证在半小时内1000 +引脚设备。
一旦该项目及其规则的定义，它是一个简单的任务，以保持FPGA和PCB数据的一致性。所有过时的文件是在一个动作处理，并报告所有的改变都。
在6分钟内创建的约束
创建约束
在6分钟内
IO检查概述
特点和优点
比较FPGA和PCB的引脚名使用正则表达式
创建和更新FPGA约束文件
自动规则生成
电源引脚的电压检查
用户指示接受验证差异
单击验证和一致性
报告增量的变化，在引脚和净列表
集中在十几差异，而不是千行
适用于任何设计流程
HTML报告
下载地址：
HDL Works IO 2.1 R3 破解补丁：CTdisk | YunFile
HDL Works IO 2.1 R3 安装文件：115.com
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